FPGA-Design mit C/C++ und High-Level Synthese (Seminar | Ostfildern)

Die so genannte „High-Level Synthese“ (HLS) von C/C++-Code erlaubt die Implementierung von Algorithmen in Hardware, beispielsweise einem FPGA. Gegenüber dem traditionellen Entwurf von FPGAs mit VHDL oder Verilog ermöglicht die Beschreibung von Hardware mit C/C++-Code und deren Umsetzung in Hardware mit HLS eine wesentlich höhere Produktivität.

Ziel der Weiterbildung

Das Seminar bietet mit Vorträgen und praktischen Übungen eine Einführung in den Entwurf von IP-Cores für FPGAs durch C/C++-Code und High-Level Synthese. Verwendet wird hierbei das in der Xilinx Vivado Toolkette verfügbare Werkzeug „Vivado HLS“.
Die Teilnehmer werden mit der Funktionsweise der HLS und den wesentlichen Arbeitsschritten bei Vivado HLS vertraut gemacht. Im Rahmen der praktischen Übungen wird auch gezeigt, wie die Syntheseergebnisse interpretiert werden können und wie man daraus Erkenntnisse für Optimierungen ableitet.
Abgerundet wird das Seminar durch eine Darstellung der Optimierungsmöglichkeiten der synthetisierten Hardware durch Pipelining, Entrollen von Schleifen und der Optimierung von Feldern.

Voraussetzungen
Kenntnisse in C/C++ sind notwendig, Kenntnisse im FPGA-Entwurf hilfreich.

Sie erhalten Qualität

Das Qualitätsmanagementsystem der Technischen Akademie Esslingen ist nach DIN EN ISO 9001 und AZAV zertifiziert.

Eventdatum: 21.10.21 – 22.10.21

Eventort: Ostfildern

Firmenkontakt und Herausgeber der Eventbeschreibung:

TAE – Technische Akademie Esslingen e.V.
An der Akademie 5
73760 Ostfildern
Telefon: +49 (711) 34008-0
Telefax: +49 (711) 34008-27
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